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EDAツールの最新動向　 (2000年1月公開)

宮崎技術研究所 宮崎仁


■2000年代を迎えたEDAツールの展望

　1980年代から90年代にかけて，回路設計にたずさわる多くのエンジニアにとって，LSIのゲート数の少なさは常に悩みの種でした．LSIの集積度は着実に増加していましたが，システムの要求する集積度の方が上回っていたためです．

　しかし，90年代後半から情勢は大きく変化してきました．プロセスの微細化がディープサブミクロン（DSM）へと進み，今や10Mゲート（1000万ゲート）から100Mゲート（１億ゲート）という膨大なゲート数が得られるようになってきました．LSIの集積度は，システムが要求する集積度を常に上回るようになり，もはやゲート数が足りないという悩みはどこかに追いやられたかのようです．

　それに代わって，巨大化したシステムをいかに効率よく設計するかの問題，検証に要する膨大な時間と手間の問題，プロセスの微細化によって生じる配線遅延などの物理的な問題がエンジニアの当面する悩みになってきました．そして，これらの問題は当分の間エンジニアを悩ませ続けることになるでしょう．

　これらの問題を解決するために，設計手法やツールにも大きな変革が迫られています．EDAベンダにとっても，ツールのユーザにとっても，LSIの進化を常に追いかけ続けなければならない時代になったと言えます．かつては5年，10年と使い続けられる設計手法や定番のツールがありましたが，これからの10年はもっと短いサイクルで設計手法やツールを切り替えていかなければならないでしょう．定番と呼べるようなツールも現れないかもしれません．

　次に，これらの問題を解決するために現在考えられている設計手法やツールと，今後の展望を見ていきましょう．

　大規模システムを効率よく設計するための設計手法，ツールとしては，システムオンチップ（SoC），IPに代表される設計再利用，システムレベル設計ツール，ハイレベル合成ツールなどがあります．また，大規模システムではハードウェアとソフトウェアが機能を分担したり，アナログとディジタルを混載するミクストシグナル回路も多くなります．それに対応するハードウェア/ソフトウェア協調設計/検証ツール，ミクストシグナル設計/検証ツールなどがあります．

　検証作業を効率化するための設計手法，ツールとしては，検証時間を短縮するフォーマル・ベリフィケーション，サイクルベース・シミュレータ，論理エミュレータ，静的タイミング解析ツールや，検証作業を支援するテストベンチ生成ツールやコードカバレッジ・ツールなどがあります．

プロセス微細化による問題を解決するための設計手法，ツールとしては，設計初期にフロアプランを固定するデザインプランニング・ツール，論理合成と同時に配置配線情報の生成を行うフィジカル合成ツールなどがあります．


●大規模システムを効率よく設計するために

　LSIの高集積化によって，従来は１枚の基板上でマイクロプロセッサを中心とする複数のLSIを組み合わせて構成していたシステムを，１個のLSIチップに統合できるようになりました．ここからシステムオンチップ（System on a Chip）あるいはシステムオンシリコン（System on Silicon）などという呼び名が生まれました．

　しかし，単に機能をチップ上に統合するだけなら，従来からあるASSP（Application Specific Standard Product，一般に半導体メーカが企画して設計，製造，販売する既製品のICを指す）のシングルチップマイコンとたいした違いはありません．ユーザが回路をカスタマイズできるという点がシステムオンチップの重要なポイントです．

　設計手法の面から見ると，システムオンチップは，１個のLSI上で機能ブロックを組み合わせてシステムを構成することになります．すべてのブロックを新たに設計することももちろんできますが，多くのシステムは，実績のある既知のブロックを中心に，新規設計のブロックを組み合わせることで実現できます．

　基板レベルのシステム設計で，マイクロプロセッサ，メモリ，標準I/Oなどはとくに必要がない限り既存のLSIを利用するのと同じことです．

◎設計再利用とIP

　システムオンチップ設計でも，既知のブロックについてはわざわざ再設計せずに，過去の設計資産を再利用できれば設計の効率が大幅にアップします．ソフトウェア開発におけるライブラリ関数のように，再利用可能な設計資産を整備しておけば，以後の設計で容易に利用することができます．さらに，この再利用可能な設計資産を知的資産として流通させようとしたのがIP（Intellectual Property）です．

　ただ，IPが登場した当初はあまりにも期待が大きすぎ，現在はその反動からかIPの有用性について否定的な意見も聞かれます．また，ツールやIPの標準化が進まないこともあって，現在ではIPの利用にかなり手間がかかってしまう場合も少なくありません．

　IPを利用する最大の目的は，既知の機能ブロックの設計にむだな労力を費やすのをやめて，その分の労力を新規設計の機能ブロックに振り向けることです．それによって，他のシステムと差別できる独自性や新規性をもつシステムを短期間に設計できます．システムのキーとなる主要な機能ブロックをIP任せにしたり，IPだけを組み合わせてシステムを構成したのでは，他と差別できるシステムは作れないことを認識して使うことが必要です．

　このようなIPは，実現する機能ブロックの内容よりも，どれだけ手間を省けるかで価値が決まると考えられます．代価がそれに見合うかどうかが，IPを利用するかしないかの分岐点となります．IPの供給側としては，あまり利幅を期待できないかもしれません．

　一方，IPプロバイダが特許をもつような独自技術をIPとして販売している例もあります．この場合はもちろん労力の削減ではなく，その技術を購入することになります．IPの供給側も技術に見合った代価を期待できますが，LSIの形で販売するのと違って，技術をブラックボックス化できないのが難点でしょう．

◎システムレベル設計ツールとハイレベル合成ツール

　これらのツールは，90年代中頃から盛んに発表されるようになったものです．

　前者はESDA（Electronic System Design Automation）ツールなどとも呼ばれており，ブロック図や流れ図，状態遷移図などのグラフィカル入力，C/C++やHDL，その他のシステムレベル記述言語（SLDL）などを用いて設計，検証を行います．

　VHDLやVerilog-HDLなどのHDLはシステムレベルの記述には必ずしも適しておらず，一方C/C++はポインタなどハードウェア向きでない概念をもっています．システムレベル記述言語はCをベースとするものなどいくつか提案されていますが，今のところ定番はないようです．

　後者はビヘイビアレベルのHDL記述からRTL（レジスタトランスファレベル）のHDL記述を合成するものです．

◎ハードウェア/ソフトウェア協調設計/検証ツール

　マイクロプロセッサを含むシステムでは，設計の初期段階でハードウェアとソフトウェアを切り分け，それぞれ別のチームで並行して開発が進められるのが普通です．ハードウェアのプロトタイプが完成するまでは，ハードウェアとソフトウェアを統合した完全な検証ができません．

　ハードウェア/ソフトウェア協調設計/検証ツールは，シミュレーションによって設計の初期段階からハードウェアとソフトウェアを統合した検証を可能にするものです．一般に，ハードウェアとソフトウェアの切り分けを最適化するツールをハードウェア/ソフトウェア協調設計ツールと呼び，切り分けが終わった後でソフトウェア開発を支援するためのツールがハードウェア/ソフトウェア協調検証ツールです．

　システムオンチップとシステムレベル設計ツールの普及によって，今後はハードウェアとソフトウェアを一体として開発するスタイルに移行していくでしょう．それとともに，ソフトウェア開発で使われていた組み込みツールがEDAツールに融合されてくると考えられます．

◎ミクストシグナル設計/検証ツール

　ディジタル回路設計の中にアナログ回路設計を取り込むには，アナログ回路を記述する言語が必要です．その標準化作業に時間がかかっていたことから，一部のシミュレータを除いてはツールの普及も遅れていました．しかし，HDLのアナログ拡張仕様Verilog-AMSやVHDL-AMSの標準化がほぼ完了したことから，EDAベンダもミクストシグナル設計/検証ツールの発売に本格的に乗り出すと見られています．


●検証作業を効率化するために

　LSI設計ではハードウェアの開発段階で実機で動作を検証することができず，シミュレーションを利用します．しかし，回路が大規模になるにつれて，シミュレーションに要する時間やテストベンチ生成の作業量は累進的に増大していきます．しかも，回路のすべてのパスを完全にテストできたかどうかの判定も困難になってきます．

　 一方，後に述べるように，プロセスの微細化によって回路の遅延時間に対する配線遅延の影響が支配的になり，レイアウトを考慮した物理モデルを用いないと動作タイミングを検証できないという問題も生じてきました．

　小規模なLSI設計では，論理合成で得られたゲートレベルの回路に対して，ゲート遅延だけを考慮したタイミングシミュレーションを行うことで，論理的な検証と物理的な検証の両方を同時にすませる手法がとられてきました．しかし，大規模システム設計では，もはやこの手法は使えません．

◎フォーマル・ベリフィケーションとサイクルベース・シミュレータ

　大規模システムの設計では，論理的な設計検証をいかに効率よく実行するかが課題となっています．その有力な手段として現在最も有力なのは，動作をシミュレートせずに，RTLやゲートレベルのHDL記述が仕様と一致しているかどうかを数式的に検証するフォーマルベリフィケーション・ツールです．RTL記述を直接検証することによって開発サイクルを最短にできることと，動作をシミュレートしないのでテストベンチ作成が不要という二つの大きな利点をもちます．

　ただし，フォーマルベリフィケーション・ツールは本来は大規模システムで大きな力を発揮するツールですが，現状では解析できる回路規模がかなり制限されてしまう場合があり，まだ万能とは言えません．

　一方，タイミング検証を切り離して，論理的なシミュレーションだけを高速に実行するサイクルベース・シミュレータもよく用いられています．高速とは言っても回路が大規模になるほどシミュレーション時間は長くなります．また，膨大なテストパターンを作成し，しかもパターンが網羅されているかどうかの検証も必要です．シミュレーションはゲートレベルの回路で実行するので，デバッグのたびに論理合成が必要になるという欠点もあります．

　現時点では，フォーマルベリフィケーションとサイクルベースの論理シミュレーションを組み合わせたり，条件に応じて使い分ける手法が一般的でしょう．

◎論理エミュレータ

　ソフトウェアでのシミュレーションは，たとえ論理検証だけでも長い時間がかかります．そこで，ゲートレベルのターゲット回路をFPGAにマッピングして，ハードウェア的に動作を検証する論理エミュレータが使われています．ハードウェア動作なので高速に実行できることと，入出力回路など他のハードウェア回路との協調動作ができることが特徴です．

　一方，回路をエミュレータにマッピングすることを除けぱ，検証作業や得られる結果は論理シミュレータとほぼ同じです．入力信号としてさまざまなテストパターンを与えて，そのときの回路の動作を解析します．論理シミュレータには，論理エミュレータ上での実行や解析をサポートしているものもあります．

　論理エミュレータ自体はかなり古くから使われているツールですが，価格が高く取り扱いも面倒なため，それほど一般的なツールとは言えません．また，高速に動作できると言っても，実際のLSIに比べると速度は１桁も２桁も遅くなってしまいます．さらに，実際のLSIとタイミング条件は全く違うので，タイミング検証もできません．

　しかし，ディープサブミクロン時代になってシミュレーション時間がさらに増大していることから，今後は論理エミュレータに注目が集まってきそうです．

◎静的タイミング解析ツール

　タイミングの検証を効率よく行うためのツールとして，静的タイミング解析ツールが用いられています．これもかなり古くから存在したツールですが，当初はタイミング条件の厳しい高速LSIの設計に限って用いられていました．ディープサブミクロン時代になって，一般的なLSI設計ツールとして急速に脚光を浴びてきたものです．

　ゲートレベルの回路に対してゲート遅延と仮配線での配線遅延を計算し，レジスタのセットアップ/ホールド時間を満足できるかどうかを評価します．さらに，配置配線後に実配線での遅延時間を評価することもできます．

◎テストベンチ生成ツールとコードカバレッジ・ツール

　論理シミュレーション（あるいはエミュレーション）では，入力データとしてさまざまなテストパターンを与えて回路を模擬的に動作させます．そのとき，それらのテストパターンによって回路のとりうるすべての動作が網羅されていることが必要です．シミュレーションのときに使われない回路があれば，その部分のバグは検出することができません．

　回路が小規模なうちは，手作業で適当なテストパターンを作ってシミュレーションを行うことができました．しかし，回路が大規模になると必要なテストパターンの量は膨大になり，しかもそれが回路を網羅しているかどうかを判定することも困難になります．

　そこで，シミュレーションのためのテストベンチ作成を支援するツールや，条件を与えて自動的にテストベンチを生成するツール，テストベンチが元のRTL記述をどれだけカバーしているかを評価するツールなどか登場してきました．これらのツールを活用することによって，シミュレーション時間そのものは変わらなくても，シミュレーションに要する労力は大幅に軽減することができます．


●プロセス微細化による問題を解決するために

　ディープサブミクロン時代のエンジニアが直面する最も重大で困難な問題は，プロセスの微細化によって生じる物理的な問題，とりわけ配線遅延と消費電力（による発熱）の問題だと言われています．とくに，論理設計自体はうまくいったのに，タイミング条件を満たす配置配線を得るために何度も合成と配置配線，検証を繰り返すというタイミング収束の問題は，EDAベンダにとっても設計エンジニアにとっても最も難しい問題の一つと言われています．

◎デザインプランニング・ツール

　現在タイミング収束の問題に対応するための有力なアプローチは，設計の初期段階（主にRTL記述）でトップレベルのフロアプランを固定し，配線遅延などのチップ性能を高精度に見積もろうというものです．そのためのツールがデザインプランニング・ツールです．98年頃に登場し，現在は多くの大手EDAベンダが手がけています．これに，消費電力解析などの機能を備えるものもあります．

◎フィジカル合成ツール

　99年頃からは，デザインプランニングの手法に加えて，論理合成ツールや配置配線ツールに改良を加えてタイミング収束の問題に対処しようという新しいツールが登場し始めました．アプローチはベンダによってさまざまですが，いかに速く，いかに高密度に詰め込むかを競っていた従来の論理合成ツールや配置配線ツールとは違って，タイミング条件を意識した合成や配置配線を行います．

　とくに，論理合成技術と配置配線技術を融合して合成と同時に配置配線情報の生成を行うツールが今後の動向として注目されます．



■EDAテクノフェア 2000の見どころ

　1993年に始まった国内最大の設計技術，設計ツールの展示会であるEDAテクノフェアも，今年で７回目を迎えます．1997年からはASP-DACとの同時開催となり，企画も一段と充実してきました（昨年はASP-DACが香港開催のため，EDAテクノフェアは単独開催された）．また，1998年からは会場をEDAベンダの集まる横浜に移し，毎年1万人を超える入場者を集めています．

　ASP-DACは講演やパネル討論，チュートリアルなどのセッションが中心，EDAテクノフェアはEDAベンダの展示が中心であり，この二つを合わせて見れば，設計技術の現在から将来までを幅広く見渡すことができます．

　大手から新興まで内外のEDAベンダを中心に，今年も50社を超える出展が予定されています．また，例年好評の出展社セミナーに加えて，FPGAとIPの二つの特別セミナーが行われます．この特別セミナー（半日）にはホールで展示を行っていないFPGAベンダやIPベンダも参加し，さらに内外の第一線の研究者も加わって講演を行う予定です．

　今年も展示のキーワードとなりそうなのは，SoC（システムオンチップ）とDSM（ディープサブミクロン）でしょう．この２〜３年の設計技術，設計ツールの話題の中心を占めてきたこの二つの課題に対して，各ベンダは着実にツールを開発し，市場に投入してきました．これらの新製品の展示は，たとえすぐに導入する予定がないとしても，ぜひ見ておくべきでしょう．

　この１年間には設計手法やツールに関して革命的な提案はあまり多くは見られませんでしたが，その中で注目されるのは，プロセスの微細化とともに困難になってきたタイミング収束や信号の完全性の問題を解決するために，合成技術と配置配線技術を統合する新しいツールがいくつか登場してきたことでしょう．ベンダによってアプローチは多少違いますが，開発フローの繰り返しをなくし，物理設計まで含めたトップダウン設計が可能になることが期待されています．

　その他にも，大規模システム開発の決め手となるシステムレベル設計ツール，ハードウェア/ソフトウェア協調検証ツール，デザインプランニング・ツール，静的タイミング解析ツールや，ミクストシグナル設計に不可欠のアナログ設計/検証ツールなど，いよいよ本格的なSoC時代の幕開けとともに実用レベルのツールが出そろってきました．
また，大規模高速VLSIの動作検証のための高速シミュレータ，ハードウェアエミュレータ，トランジスタレベル解析ツール，レイアウト検証ツールなども注目されます．とくに，ハードウェアエミュレータのような大型のツールはなかなか見る機会がありませんから，ぜひ一度見ておくと良いと思います．



■ASP-DAC 2000の見どころ

　アメリカのDAC，ヨーロッパのEURO-DACと並ぶアジア・南太平洋地区最大の設計技術に関する国際会議，ASP-DAC 2000（Asia and South Pacific Design Automation Conference）が近づいてきました．昨年のASP-DAC ’99は香港での開催でしたが，今年は再び日本においてEDA Techno Fair 2000と同時開催されます．

　今年のASP-DACは2000年を迎えての主催者側の意気込みからか，例年以上に興味深いセッションが並び，選択に悩むほどです．それでは見どころを紹介していきましょう．


●キーノート・スピーチ

　まず，21世紀に向けての技術動向の潮流を示す三つのキーノート・スピーチがあります．半導体デバイス，ツール，超高速LSI設計という三つの主要なテーマをとらえ，各界の第一人者が講演します．

@「通信融合の時代とシリコン集積回路」

　日立製作所の研究開発部門のリーダで，半導体デバイスの研究者として知られる浅井彰二郎氏による講演です．半導体産業の最前線の立場から，微細化が進む半導体デバイスの将来像や，今後の設計技術の進む方向を語ってくれます．

A「研究，設計，製造−頭脳力，ツール力，そして電力」

　イリノイ大学教授としてVLSI設計ツール，リアルタイムシステム，離散数学などの研究，教育に業績を上げ，現在は台湾の国立清華大学（National Tsing Hua University）学長を勤めるChung-Laung Liu教授による講演です．研究，教育の第一線の立場から，設計技術と製造技術の現状と課題を語ってくれます．

B「GHzマイクロプロセッサ設計のチャレンジ」

　現在はCompaq Computer社でAlphaチップ開発グループを率いるWilliam Herrick氏による講演です．システムLSIやASIC設計よりも数歩先を進む，超高速のLSI設計に従事する立場から，LSI設計技術者が今後直面するであろう困難な課題や，それに対する対応策を語ってくれます．


●パネル討論

　ASP-DACの国際会議としての最大の見どころは，四つのパネル討論でしょう．EDAベンダのトップや最先端の研究者などの第一人者をパネリストに集め，ホットな討論が期待できそうです．

@「次世代設計技術はEDAベンダに任せて大丈夫か?」

　なかなか刺激的なタイトルの討論です．大手から新興までEDAベンダ各社のトップを一堂に集め，次世代設計ツールが直面する技術的な困難や，それに対する各社の戦略を討議します．各社のトップの本音をどこまで引き出せるかが見どころでしょう．

A「Timing Closure: The Solution and its Probrem」

　今後の設計ツールが直面する最大の課題であるタイミング収束の問題を討議します．この分野をリードするEDAベンダや研究者を集めての討論です．

B「Industry-Academia Cooperation」

　日本で立ち後れが指摘されている産学協同についての討論です．日本とアメリカの企業，大学の研究者を集めて，企業と大学の研究協力体制の現状や将来の展望を討議します．

C「One Language or More?
　（How Can We Design an SoC at a System Level?）」

　SoC（システムオンチップ）時代を迎えてさまざまなSLDL（システムレベル記述言語）が提案されていますが，代表的な言語の推進者を一堂に集めて討議を行います．有力EDAベンダや研究者の本音の議論が見どころです．


●スペシャルセッション

　パネル討論とともにASP-DACに華やかさを添える企画として，四つのスペシャルセッションがあります．

@「University LSI Design Contest」

　ASP-DAC ’97以来恒例となったコンテストです．大学で設計された実際に動くLSIチップ18件が出展され，信頼性，性能と設計の新規性を競い合います．例年このコンテストは好評を集めており，アメリカのDACでもこれに習ってコンテストを実施するようになりました．

A「CAD for Embedded System」

　組み込みシステムでとくに重要になってきているEDAツールとアーキテクチャ，コンパイラ，OS技術の融合に関する最先端技術の四つの講演が予定されています．

B「System-In-Package（SIP）」

　システムを1チップに集積するかわりに，パッケージング技術によって複数チップを統合してシステムを構成するSIP技術の四つの講演が予定されています．

C「Future of System Level Design Language」

　SLDL（システムレベル記述言語）の将来の展望について，代表的な言語の開発者の講演が予定されています．


●チュートリアル

五つの有料チュートリアル（終日）が企画されています．設計技術者や設計ツールが直面する課題や最先端の設計手法を内外の第一線の講師がわかりやすく解説します．

@エンベデッド・マイクロプロセッサ/マイクロコントローラ・システムのハードウェアおよびソフトウェア開発手法

AポータブルDSPシステムの消費電力低減技術

Bプロセッサ，メモリ，アナログなど異なる要素を集積したシステムオンチップのテスト技術

Cディープサブミクロン設計のタイミング問題を解決するための上流設計検証および最適化のアプローチ

Dウルトラディープサブミクロンにおける設計と解析手法


●一般論文発表

世界中から寄せられた90件の論文が発表されます．



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