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TimeQuestによるタイミング解析の基本概念　365

● はじめに

　論理設計においては，その動作周波数や入出力遅延
時間などのタイミング設計が不可欠です．アルテラ社
のFPGA開発ツールQuartus Primeには，設計した
回路のタイミング解析ツールとしてTimeQuest
Timing Analyzer（以下，TimeQuestと略す）が組み
込まれており，簡単にその強力な機能を使うことがで
きるようになっています．本書のこれまでの章でも
TimeQuestの使い方をいくつか紹介してきました．
　本章ではあらためてTimeQuestによるタイミング解
析の基本と，タイミング制約SDC（Synopsys Design
Constraint）の書き方を詳しく解説します．本章を理
解することで，安定に動作するロバストな（堅牢な）論
理回路を設計できるようになるでしょう．さらに，
SDCの書き方は業界標準であり，他のFPGAやSoC
設計にも適用できる内容がほとんどです．ここで学ん
でおいても損はしません．

TimeQuestによるタイミング解析

の基本概念

● TimeQuestによるタイミング解析は静的かつ

網羅的

　TimeQuestは，設計対象の下記のタイミングを網
羅的に解析します．

　・レジスタ（D-F/F）とレジスタ（D-F/F）の間
　・入力信号経路
　・出力信号経路
　・非同期リセット信号経路

　このためにTimeQuestは，データ必要時刻（Data
Required Time），データ到達時刻（Data Arrival
Time），クロック到達時刻（Clock Arrival Time）を
使って，設計対象のタイミング違反や性能を，静的

（static）に解析します．静的解析という意味は，論理

シミュレーションのように信号を動的（dynamic）に動
作させずに，回路の接続構造（トポロジー）だけを見て
解析するということです．動的解析よりも網羅的な解
析ができる特長があります．静的なタイミング解析の
ことをSTA（Static Timing Analysis）と呼びます．
　このタイミング解析には，FPGA内のロジック・
アレイ，メモリ，配線などの物理的な回路要素の遅延
情報をもったライブラリを，内部的に参照します．こ
うしたタイミング解析用のライブラリは，FPGAベ
ンダやSoCベンダ，あるいは半導体製造のファウン
ダリから提供されています．

●TimeQuest解析の用語

　TimeQuest解析で使われる用語が，いくつか定義
されています．表1にその内容をまとめておきます．

用　語

定義内容

和文

英文

ノード

node

タイミング・ネットリストの基本単位．ポート，ピン，レジスタを表す

セル

cell

LUT（Look Up Table），レジスタ，DSP（Digital Signal Processor），メモリ・ブロック，入出力要素など

ピン

セルの入力または出力

ネット

net

ピン間の結線

ポート

port

モジュールの最上位階層の入力または出力（例：デバイスの端子）

クロック

clock

設計対象の内部または外部に置かれるクロック・ドメイン（領域）を表す抽象オブジェクト

経路

path

信号が伝搬する経路

送信エッジ

launch edgeレジスタ出力を変化させるクロック・エッジ

受信エッジ

latch edge

レジスタ入力をラッチするクロック・エッジ

表1　TimeQuest解析の用語

第

章

タイミング解析の基礎を学び，

SDCファイルを自在に書けるようになろう

TimeQuestTimingAnalyzer

によるタイミング解析とSDCファイル