HDL03

アルテラのMegaWizardおよびザイリンクスのCORE Generatorで作成したファイルは、それぞれのツールが規定するライセンスに従います。

DVI TMDSエンコード/デコードのアルゴリズムはDDWGが権利を所有しています。
dvi_data_enc.vおよびdvi_data_dec.vは、DDWGが公開する仕様を基に実装したものです。
実用に際してはDDWGのライセンスに従います。

HDMIはHDMI Licensing,LCC. が権利を所有しています。
実用に際しては必ずライセンスを取得してください。

著者が作成したファイルは、基本的に"as-is"ライセンスです。
使用に際しての制約はありません。
ただし、使用の際に不具合が生じてもいかなる保証をもおこないません。

○ AVP_SH4A_lit_demo : BLANCA synthesis

バスアクセスを２重化してSP3A-STKと接続するための修正をおこなったTOPモジュールです。


配布ファイル

AVP_SH4A_lit_demo\
	HDL\			: BLANCA モジュール
	AVP_SH4A.ise		: ザイリンクス ISE プロジェクトファイル
	AVP_SH4A.ucf		: ザイリンクス ISE プロジェクトファイル
	AVP_SH4A.v		: BLANCA top

	a_dup.v			: バスアクセス２重化モジュール
	cmd_fifo72x4.v		: 書き込みFIFOモジュール
	sp3a_xy32.v		: クロックドメイン接続用モジュール
	vt_if8ma.v		: BLANCAバス-シリアルバス マスターモジュール
	vt_if8ta.v		: BLANCAバス-シリアルバス ターゲットジュール

