HDL03

アルテラのMegaWizardおよびザイリンクスのCORE Generatorで作成したファイルは、それぞれのツールが規定するライセンスに従います。

DVI TMDSエンコード/デコードのアルゴリズムはDDWGが権利を所有しています。
dvi_data_enc.vおよびdvi_data_dec.vは、DDWGが公開する仕様を基に実装したものです。
実用に際してはDDWGのライセンスに従います。

HDMIはHDMI Licensing,LCC. が権利を所有しています。
実用に際しては必ずライセンスを取得してください。

著者が作成したファイルは、基本的に"as-is"ライセンスです。
使用に際しての制約はありません。
ただし、使用の際に不具合が生じてもいかなる保証をもおこないません。

○ LYNX_8B10B_ISE_FULL : SP3A-STK simulation and synthesis

SP3A-STKの全体シミュレーションと合成用のファイルです。
BLANCA関連のファイルはダミーモジュールです。

○ LYNX_8B10B_ISE : LYNX serdes synthesis

LVDS実験基板の合成用ファイルです。

○ AVP_SH4A_lit_demo : BLANCA synthesis

バスアクセスを２重化してSP3A-STKと接続するための修正をおこなったTOPモジュールです。
AVP関連のファイルは含まれません。


配布ファイル

LYNX_8B10B_ISE_FULL\
	HDL\			: BLANCA AVP シミュレーション用ダミーモジュール
	rtl\			: SP3A-STK用DDR-SDRAMモジュール

	sp3a-stk.ise		: ザイリンクス ISE プロジェクトファイル
	sp3a_stk.ucf		: ザイリンクス ISE プロジェクトファイル
	sp3a_stk.v		: top
	sp3a_stk_inc.v		: インクルードファイル
	vlog_xst_bl4_ddr2_if_1.v: BLANCAバス-MIG インターフェースモジュール
	cmd_fifo72x4.v		: 書き込みFIFOモジュール
	sp3a_xy32.v		: クロックドメイン接続用モジュール
	vt_if8ma.v		: BLANCAバス-シリアルバス マスターモジュール
	vt_if8ta.v		: BLANCAバス-シリアルバス ターゲットジュール
	xil_8b10b_enc.v		: 8b10b encode モジュール
	xil_8b10b_dec.v		: 8b10b decode モジュール
	xil_lvds_rx.v		: serdes モジュール
	xil_lvds_rxs.v		: serdes モジュール
	xil_lvds_tx.v		: serdes モジュール
	xil_lvds_txp.v		: serdes モジュール

	sp3a_stk.vtakprj	: veritak プロジェクトファイル
	sp3a_stk_tb.v		: シミュレーション用テストベンチ
	sh4.v			: シミュレーション用CPUモデル
	cputb.txt		: CPU コマンドファイル
	sim_xilinx_inc.v	: シミュレーション用ファイル

LYNX_8B10B_ISE\
	lynx_8b10b.ise		: ザイリンクス ISE プロジェクトファイル
	lynx_8b10b.ucf		: ザイリンクス ISE プロジェクトファイル
	lynx_8b10b.v		: top
	xil_8b10b_enc.v		: 8b10b encode モジュール
	xil_8b10b_dec.v		: 8b10b decode モジュール
	xil_lvds_rx.v		: serdes モジュール
	xil_lvds_tx.v		: serdes モジュール

AVP_SH4A_lit_demo\
	HDL\			: BLANCA モジュール
	AVP_SH4A.ise		: ザイリンクス ISE プロジェクトファイル
	AVP_SH4A.ucf		: ザイリンクス ISE プロジェクトファイル
	AVP_SH4A.v		: BLANCA top

	a_dup.v			: バスアクセス２重化モジュール
	cmd_fifo72x4.v		: 書き込みFIFOモジュール
	sp3a_xy32.v		: クロックドメイン接続用モジュール
	vt_if8ma.v		: BLANCAバス-シリアルバス マスターモジュール
	vt_if8ta.v		: BLANCAバス-シリアルバス ターゲットジュール

