agx20_disp_dp2_vga

KEI-CQ-AGX20基板とDP専用基板もしくはSATA対応基板を使ったサンプルです。

アルテラのMegaWizardおよびザイリンクスのCORE Generatorで作成したファイルは、それぞれのツールが規定するライセンスに従います。

著者が作成したファイルは、基本的に"as-is"ライセンスです。
使用に際しての制約はありません。
ただし、使用の際に不具合が生じてもいかなる保証をもおこないません。

 agx20_disp_dp2_vga
        DisplayPort入力対応のディスプレイで、VGA解像度(640x480 27MHz)の表示をおこないます。
        x2レーンを使用するので、SATA対応基板とDP専用基板の両方が使用可能です。
        このプロジェクトの実行には、DisplayPort 1.1対応のディスプレイが必要です。
        DisplayPort 1.1以外のバージョンでは正しく動作しない可能性がありますのでご了承ください。

○ 起動方法

SATA対応基板またはDP専用基板のジャンパーをDP側に設定します。
DisplayPort対応のディスプレイとつなぎます。

QuartusIIを起動します。

Programmerを起動します。

コンフィグレーションをおこないます。

○ 概要

DisplayPortで640x480(VGA解像度)のカラーバー表示をおこないます。

メインリンクの動作周波数は162MHzです。

サンプルのため、モジュールが再利用しやすい形式には構成されていません。
また、シミュレーション時にAUX-CHの通信内容を解析するためにdp_aux_rxが余分に入っています。
リンクアップ動作はdp_main_linkup2.v内のシーケンサーがおこないます。
動作はlink_state_rとaux_cmd_code[35:0]で指定された内容にそって動きます。
dp_main_linkup2.vの代わりにソフトコアCPUなどで制御すれば、DisplayPort1.1以外のバージョンでも動くと思います。

○ ファイル構成

agx20_disp_dp2_vga.qpf      QuartusII 9.1 プロジェクトファイル
agx20_disp_dp2_vga.qsf      QuartusII 9.1 情報ファイル

agx20_disp_dp2_vga_tb.v     テストベンチ
dp_sink_aux_tx.v            AUX-CH シンク(ディスプレイ)送信側制御
dp_sink_aux_rx.v            AUX-CH シンク(ディスプレイ)受信側制御
agx20_disp_dp2_vga.vtakprj  Veritak プロジェクトファイル

agx20_disp_dp2_vga.v        TOPモジュール
alt_ddio_bidir.v            PLL対策用
alt_alt2gxb_tx2.v           ArriaGX alt2gxb ギガビットトランシーバーモジュール
dispgen.v                   テストパターン表示モジュール
dp_main_linkup2.v           x2レーン対応 AUX-CH リンクアップ制御用シーケンサー
dp_aux_tx.v                 AUX-CH 送信側制御
dp_aux_rx.v                 AUX-CH 受信側制御
dp_main_crtc2.v             x2レーン対応 メインリンク 表示タイミング生成
dp_main_tbc2.v              x2レーン対応 メインリンク クロックドメイン制御
alt_ram_dp108x256.v         TBC用メモリ
dp_main_scramble.v          メインリンク データスクランブル制御


○ シミュレーションに関して

汎用のVerilogシミュレーターが使用できます。
終了条件は設定していないので、適当なところで終わらせてください。
以下のファイルを読み込ませて実行します。

agx20_disp_dp2_vga_tb.v

