ART Builder Overview

Fixɠ,5> a, b, c;

c = a + b;

A|RT Builder

• ANSI C to Synthesizable HDL

• Automatic testbench generation

• VHDL IEEE 1076-1987

• Verilog IEEE 1364-1995

• ASIC & FPGA flows

• Use A|RT Library to control:

  • word-sizes
  • alignment
  • precision

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