「Verilog HDL論理合成入門」の訂正とお詫び 「Verilog HDL論理合成入門」の訂正とお詫び
| ページ | 場所 | 訂正内容（太文字部分） |
| p.29 | 図2-3(a) 6行目 | RegB <= RegA & Mask ; |
| p.37 | 図2-9（a） 2行目 | input [2:0] ArgA, ArgB ; |
| p.37 | 図2-9（a） 10行目 | ArgBInt = - ArgB ; |
| p.39 | 図2-11（a） 3行目 | output [0:5] Address ; |
| p.46 | 図2-18（a） 6行目 | assign Mem[Addr] = Store ; |
| p.91 | 図2-54（a） 6行目 | output [0:NBITS-1] Counter ; |
| p.99 | 図2-60（a） | 3行目と4行目の間に追加 output [0:2] ShSum ; |
| p.101 | 図2-61（a） 8行目 | output [3:0] Z ; |
| p.103 | 図2-62（a） 2行目 | input Ready, DataInA, DataInB ; |
| p.105 | 図2-65（a） 3行目 | input Clock, Ready, DataInA, DataInB ; |
| p.111 | 図2-70（a） 下から6行目 | Lq1 (.D(Bit11), .Clk(ClkA), .PreClr(presetClear), .Q(Q1), .Qbar(Qn1) ) ; |
| p.111 | 図2-70（a） 下から4行目 | Lq1 (.D(Bit21), .Clk(ClkA), .PreClr(presetClear), .Q(Q2), .Qbar(Qn2) ) ; |
| p.113 | 図2-72（a） 3行目 | input [NBITS:1] BusA, BusB ; |
| p.116 | 図3-1（c） 5行目 | S4は不要 |
| p.121 | 図3-5 | 入力から上に分岐し出力回路へつながる矢印を削除 |
| p.133 | 図3-13（a） 10行目 | (OpCode == NAND_OP) ? ~ (A & B) ; |
| p.135 | 図3-15（a） 下から2行目 | assign QBAR = ~ Counter ; |
| p.136 | 図3-16（b） 下から6行目 | if (! Q[1]) |
| p.141 | 図3-22（a） | 下から8行目と9行目の間に追加 if (S[0]) Address = 2* N - Address ; |
| p.149 | リスト3-1 | 下から3行目と4行目の間に追加 end Result <= NextResult ; |
| p.153 | リスト3-3 8行目 | STARTは不要 |
| p.153 | リスト3-3 | 8行目と9行目の間に追加 reg PEPR, FERR, OERR, START ; |
| p.156 | リスト3-5 | 下から13行目と14行目の間に追加 else // posedge Clock if (InsertCard && ! Won && ! Lost) begin if (CardValue == 4'd11) begin AceAvailable = TRUE ; AceValueIs11 = TRUE ; end |
| p.162 | リスト4-1 | 下から5行目と6行目の間に追加 begin |
| p.168 | 本文 | 14行目と15行目の間に追加 begin 17行目と18行目の間に追加 end |
| p.174 | リスト5-2（b） 8行目 | XOR2 S248_1 (A0, B0, S248) ; |
| p.176 | 5.4節本文中リスト | 1行目 wire Control, Jrequest ; 4行目 always @ (Control or Jrequest) |
読者のみなさまにご迷惑をおかけしたことを，深くお詫びいたします．
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