信号インターフェースのいろいろ

● さまざまな信号インターフェース

　現在，身の回りにある半導体デバイスのインターフェースには，どのようなものがあるのでしょうか．

　5V電源のTTLやCMOS，3.3V電源のLVTTLやLVCMOS，さらにはDDR-SDRAMなど電源電圧の低いデバイスも多く使用されています．表1は，筆者が本誌2003年1月号で紹介したSH-4搭載CPUボードの場合ですが，5VのTTLや3.3VのLVTTL/LVCMOS，そしてCPUやFPGAのコア電圧はさらに低いものになっています．

　ほんの数年前は，TTLインターフェースとCMOSインターフェースの2種類さえ知っていれば，ほとんどのロジック回路の設計は事足りていましたが，それではせいぜい100MHz程度のバスクロックが限界でした．これを超えようとすると，TTLやCMOSインターフェースでは対応できず，別の信号インターフェースが必要になります．

　さらに，ここ1〜2年ほどの間に，一気にGbps転送帯域までの要求が増えてきたように思います．このクラスになると，LVDS（Low Voltage Differential Signaling）に代表される差動インターフェースが必須です．筆者自身，いろいろなシステムの設計において，どのようなインターフェースを採用して信号伝送を行うか，いろいろ方式を検討する場面が増えてきました．

　例として，標準的なマイコン（外部バスはLVTTL）に何らかの高速なメモリインターフェースを採用した製品の設計を想定してみましょう．一般的なマイコンはLVTTLをサポートしているので，そのままメモリとしてSDRAMを接続することは可能です〔図1（a）〕．

〔図1〕異なるインターフェースをもつデバイスを接続するには

　しかし，SDRAMよりもさらに高速なメモリであるDDR-SDRAMを採用する場合には，DDR-SDRAMのインターフェースであるSSTL2（SSTL：Stab Series Terminated Logic）のサポートが必須です．これはLVTTLとは明らかに異なる信号であるため，LVTTLのシステムにそのまま接続することができません〔図1（b）〕．

● 進化するインターフェース

　本章で紹介する信号インターフェースは，技術の進歩とともに種類が増えてきたものです．たとえば，差動インターフェースの代表であるECLは，低電圧化の時代の波にのってPECLに代わり，さらに低電圧化してLVPECLに進化しました．おなじみのCMOSインターフェースも，現在ではLVCMOS1.8のように低電圧化されています．

　今後，技術の進歩により，さらなる信号インターフェースが提唱されることになるでしょう．そこで，次に現在の一般的な信号インターフェースのおさらいをしておくことにしましょう．

● シングルエンド/ディファレンシャル

　広く利用されているTTLインターフェースやCMOSインターフェースは，グラウンドを除けば1本の線で信号を伝送する1線式です．

　しかし，Ethernetの信号伝達に使われるCML（Current Mode Logic）や，超高速なクロック供給回路などで広く使われているPECL/LVPECL，そしてLVDSなどは2線式です．

　とはいえ，設計現場で「1線式インターフェース」や「2線式インターフェース」などと呼ぶことはありません．

　TTLやCMOSのように，1本の信号線で伝送する方式を「シングルエンドインターフェース」，対してLVDSなどのように2本の信号線で伝送する方式を「ディファレンシャルインターフェース」と呼びます．

　信号インターフェースは，大きくこの2種類の伝送線路方式に分類でき，取り扱い方法や使用帯域などが大きく異なります．また，シングルエンドとディファレンシャルでは，信号の伝わり方の考え方がまったく異なります．

● シングルエンドの信号の伝わり方

　ロジック回路では，伝送線路が1本で伝わるシングルエンドの場合には，信号線以外に必ずグラウンドが必要です．そして，信号は「ある電圧から何ボルト以上あれば“H”レベル」，「何ボルト以下であれば“L”レベル」となります．

　この「ある電圧」をスレッショルドレベルと呼び，TTLやCMOSの場合の電圧基準としてグラウンドレベルを使います．この場合のグラウンドレベルは，別に0Vでなくてもかまいません．

　信号を発生させるドライバ側と信号を受け取るレシーバ側の共通電位の電位差が0Vであれば，たとえほかの電源からみて100Vのオフセット（＝上乗せ）があっても，それはグラウンドレベルになります．

　このように，グラウンドレベルと信号線との電位差によって，信号が“H”レベルなのか“L”レベルなのかを伝える方式が，シングルエンドインターフェースの方式です．

　ただし，高速なシングルエンドインターフェースになるとまた事情が変わります．DDR-SDRAMやRAMBUS-DRAMのインターフェースであるSSTLやHSTL（High Speed Transceiver Logic）では，信号線とグラウンドレベルとの電位差だけでなく，基準電圧（Vref）と比較して何ボルト以上の電位差があるかによって“H”レベルと“L”レベルを決めます．詳細は後述します．

● ディファレンシャルの信号の伝わり方

　ディファレンシャルインターフェースは，一つの信号伝送のために，必ず2本の信号線が存在します．

　ディファレンシャルインターフェースの「ディファレンシャル」とは「差（Differential）」を表していますが，何の差かというと，2本の信号線間に生じる電位差を示しています．そして，この2信号線間の電位差をみて，“H”レベルか“L”レベルかを判定します．

　ディファレンシャルインターフェースは，必ず一つの信号につき2本の信号線が必要になるということで，配線数が増えてしまいます．たとえば，8ビットバス幅の信号伝送をするためには，シングルインターフェースの代表であるLVTTLインターフェースでは，GND信号と実際の信号線8本の合計9本で済みますが，ディファレンシャルインターフェースでは8ビット×2対で16本の信号線が必要です．また，グラウンド信号は必ずしも必須ではありませんが，通常は基板間/筐体間の基準電位を確保するために必要です．

● ディファレンシャルのメリット

　シングルエンドインターフェースと比較すると，信号線本数が多くなるというデメリットのあるディファレンシャルインターフェースですが，そのデメリットに対してはるかに多くのメリットが存在します．

　まず，各種ディファレンシャルインターフェースに共通する大きな特徴の一つが，外乱ノイズに強いという利点です．

　図2は，外部からあるパルスノイズが，より線（ツイストペア）のケーブルに乗ったことを想定しています．パルスノイズは，両方の信号線に同一時刻に同電位分が上乗せされますが，受信端はまったく影響ありません．

〔図2〕外乱ノイズに強い

　これは，両端子の電位差によりレベルを判定するというレシーバの基本的な動きを考えればよいのです．パルスノイズ電圧の電圧をVnoiseとすると，差動信号線の片側の信号線P端子上の電圧は，Va＋Vnoiseです．同様に，もう片側のN端子上の電圧は，−Va＋Vnoiseになります．ここで，差動レシーバの動きを適用します．出力信号レベルは，VP−Vなので，

　　（＋V_P＋V_noise ）−（−V_N＋V_noise ）

　　=＋V_P−（−V_N ）＋V_noise−V_noise = V_P＋V_N　　//QED

という結果になり，Vnoiseの影響は消えます．これを「同相電圧除去」と呼びます．どの程度この同相電圧を取り除くことができるのかという性能を，アナログOPアンプなどのスペックでは「同相電圧除去比」といい，〔CMRR：Common Mode（noise）Reduction Ratio〕と記されている場合もあり，dB（デシベル）で表記されています．

　上記の式は，CMRRが無限大の100%理想的な差動レシーバの動きを考えたものであるため，現実的にはここまで完璧にVnoiseの影響をキャンセルできません．しかし，簡単な差動レシーバでも，CMRRは20dB＝100程度の性能はあるので，Vnoiseの影響を100分の1にすることができます．

　外乱ノイズは，何も外部からやってくるだけとは限りません．グラウンドプレーン上にディファレンシャルインターフェースを使ってデバイス間を接続したとき，このグラウンドレベルが他のデバイスの同時スイッチングの影響により数100mV程度のノイズが瞬間的に走ることもあります．このようなときに，同相電圧除去特性により，純粋な信号成分だけを取り出すことができるのも，ディファレンシャルインターフェースの大きな特徴でしょう．

Column1 FPGAが広める高速インターフェース?! 　数年前まで，FPGAを採用して数百Mbpsのデータ転送を行いたい場合，かりにECL/PECLインターフェースを採用しようとしても，普通に入手できるFPGAには直接接続できず，FPGA以外にMECL100KHなど（TTLでいう74xxファミリと同様なもの）のECL-SSI/MSIデバイスをいくつも並べて論理回路を構成するしかありませんでした．または，TTL←→PECL変換インター フェースデバイスがあったので，これを採用するという方法もありましたが，それでも基板面積の増大は避けられませんでした． 　しかし，最近の高性能FPGAは「ここまでヤルか！」というぐらいに多彩なインターフェースをサポートしています．これを実現するのに，このエリアはLVTTL，このエリアはLVDSというように，FPGAのI/Oピンに「バンク」という概念をもたせ，各バンクごとにインターフェースを切り替えて対応しているのです（図A）． 　これにより，Gigabit Ethernetの物理層とDDR-SDRAMメモリ，そしてPCIバスインターフェースを一つのFPGAに直結するというようなこともできます（図B）．実際に，このような使い方は筆者の場合は日常茶飯事であり，当初はバンクという概念が面倒に思えていましたが，いろいろな信号インターフェースに対応する手法としてはよく考えられているなと感心しています． 　このように，少し前までのFPGAを使ったロジック設計では見向きもしなかった（？）信号名称が，最近の高性能FPGAでは自在に使えるようになり，それまでそれらのインターフェースを使ってこなかった設計者や新人設計者が慌てているという話も聞きます．今回解説しているECLやCMLなどは20年以上も前から使用されており，筆者にとっては新しいインターフェースでも何でもないと感じているのですが……． 〔図A〕最新FPGAのバンク構成 〔図B〕さまざまなインターフェースを一つのFPGAに接続

Copyright 2003 井倉将実