Last Update 2004/06/15

ハードウェア記述言語の速習&実践
入門Verilog-HDL記述

小林 優 著
B5変型判 280ページ
CD-ROM付き(Windows対応)
定価4,058円(税込)
JAN9784789832199
1996年7月1日発行
[絶版→新版移行2003.7.16] 入門Verilog-HDL記述
こちらの商品は品切れ絶版となりました.新版の『改訂 入門Verilog HDL記述』をお求めください.

 本書は,ゲート・ベースによる従来の回路設計から,HDLによるトップダウン設計に,パラダイムを換えたいという方には最適のVerilog-HDLの入門書です.実例豊富で,FPGAやASICを設計するときの座右の書になるでしょう.
 Windows上で動作する,Verilog-HDLシミュレータ(FPGA AdvantageのModelSim)などが,付属のCD-ROMに収められていますので,本書の例題やご自分の設計を試してみることができます.

目次

第一部 入門編

第1章 やさしいVerilog-HDL記述入門
 1.1 HDLって何だ?
 1.2 加算回路のHDL記述
 1.3 カウンタのHDL記述
 1.4 シミュレーションしてみよう
 1.5 論理合成してみよう

第2章 もう少し進んだVerilog-HDL記述
 2.1 電子サイコロ
 2.2 電子錠
 2.3 電子サイコロと電子錠の論理合成

第二部 回路記述編

第3章 文法概略と基本記述スタイル
 3.1 文法を少々
 3.2 回路記述早わかり

第4章 組み合わせ回路のHDL記述
 4.1 基本ゲート回路
 4.2 セレクタ
 4.3 デコーダ
 4.4 エンコーダ
 4.5 演算回路
 4.6 比較回路
 4.7 組み合わせ回路で作ROM
 4.8 3ステート信号の記述
 4.9 組み合わせ回路の論理記号

第5章 順序回路のHDL記述
 5.1 非同期型フリップフロップ
 5.2 同期型フリップフロップ
 5.3 各種カウンタ
 5.4 シフト・レジスタ
 5.5 レジスタ・ファイル
 5.6 ステート・マシン
 5.7 順序回路の論理合成

第三部 シミュレーション&応用編

第6章 シミュレーション・モデル
 6.1 シミュレーション・モデルの必要性
 6.2 シミュレーション・モデル記述例
 6.3 タスクによるシミュレーション・モデル
 6.4 シミュレーション・モデルの使い方

第7章 シミュレーション記述
 7.1 シミュレーションの記述概要
 7.2 ステートメント
 7.3 タスク
 7.4 システム・タスク
 7.5 その他のシミュレーション記述

第8章 1/100秒ストップウォッチ
 8.1 回路仕様
 8.2 回路構成
 8.3 各ブロックの回路の詳細
 8.4 シミュレーション記述

Appendix I Verilog-HDL文法概要
Appendix II HDL設計のFPGA化事例
Appendix III HDL設計のASIC化手法

●本書付属のCD-ROMについてのご注意
本書付属のCD-ROMの貸与または改変,複写複製(コピー)はできません.詳しくはこちらをご覧ください.