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Design Wave Books シリーズ 【シリーズ一覧へ】

実用HDLサンプル記述集

まねして身につけるディジタル回路設計

鳥海 佳孝/田原迫 仁治/横溝 憲治 共著
B5変型判 264ページ
CD-ROM付き
定価3,024円(税込)
JAN9784789833585

2002年3月15日発行

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■ 正誤情報


 本書は,ASIC,FPGA,カスタムLSIなどを開発しているディジタル技術者必携の実用書です.設計業務において使用頻度の高い回路のVHDL/Verilog HDLソースを多数紹介しています.
 例えば,シフト・レジスタやプライオリティ・エンコーダのような基本回路から,FIFO,パリティ,フレーム同期,アドレス・デコーダ,バス・インターフェースといった実用回路まで解説しています.さらに,テストベンチのサンプル記述や,Verilog HDLシミュレータのPLI活用法も紹介しています.
 付属CD-ROMには,本書で紹介するすべてのサンプル記述が収録されています.


目次

第1章 設計再利用を考慮してHDLを記述しよう
 1.1 柔軟なモデルを実現する“パラメタライズ”
 1.2 優れたIPを作るには…

第2章 実用回路のサンプル記述
 2.1 RSフリップフロップ
 2.2 トランスペアレント・ラッチ
 2.3 Dフリップフロップ
 2.4 イネーブル付きDフリップフロップ
 2.5 ロード付きアップダウン・カウンタ(非同期リセット)
 2.6 ロード付きアップダウン10進カウンタ
 2.7 マルチプレクサ,デマルチプレクサ
 2.8 シフト・レジスタ
 2.9 プライオリティ・エンコーダ
 2.10 バレル・シフタ
 2.11 加算器(ハーフ・アダー,フル・アダー)
 2.12 加減算器
 2.13 乗算器
 2.14 ALU(数値演算ユニット)
 2.15 FIFO(同期バス)
 2.16 デュアル・ポートSRAM(非同期バス)
 2.17 ISAバス・インターフェース・コントローラ+スクラッチパッド・レジスタ
 2.18 パリティ・ジェネレータ,パリティ・チェッカ
 2.19 水平パリティ・ジェネレータ,水平パリティ・チェッカ
 2.20 パルス・ジェネレータ
 2.21 パラレル-シリアル・コンバータ
 2.22 シリアル-パラレル・コンバータ
 2.23 アラーム保護
 2.24 フレーム同期検出
 2.25 アドレス・デコーダ
 2.26 クロック同期アドレス/データ多重バス・インターフェース
 2.27 クロック同期アドレス/データ分離バス・インターフェース

第3章 テストベンチのサンプル記述
 3.1 テストベンチとは何か
 3.2 テストベンチの記述法 その1-VHDLテストベンチの作成
 3.3 テストベンチの記述法 その2-Verilog HDLテストベンチの作成
 3.4 検証結果の表示方法を工夫する
 3.5 テストベンチの記述法 その3-クロックの記述からテスト・シナリオまで
 3.6 波形表示ツールの活用法
 3.7 テストベンチの記述法 その4-メモリ・モデルとパターン・ファイルの入出力

第4章 システム検証のためのサンプル記述
 4.1 Verilog PLIの概要とシステム検証
 4.2 PLIを利用したRS-232-C通信エミュレータ
 4.3 RS-232-C通信を利用したシステム検証
 4.4 USB通信を利用したシステム検証

参考文献
付属のCD-ROMについて



「改訂 入門Verilog HDL記述」 (税込定価3,456円) 好評発売中!


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●本書付属のCD-ROMについてのご注意
本書付属のCD-ROMの貸与または改変,複写複製(コピー)はできません.詳しくはこちらをご覧ください.

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