Last Update 2019/10/03
個人レッスン方式でHDL設計完全マスター
HDL独習ソフトで学ぶ CQ Endeavor VHDL
B5判 344ページ
CD-ROM付き
定価4,180円(税込)
JAN9784789838955
2009年7月1日発行
![[絶版2018.4.1] HDL独習ソフトで学ぶ CQ Endeavor VHDL](38951l.jpg)
大変恐縮ですが，こちらの商品は品切れ絶版となりました．
本書と付属CD-ROMは，筆者らが中心になって開発したHDL(Hardware Description Language)の学習ソフトHDL Endeavorを元にしたCQ版です．HDL EndeavorのVHDL版は2000年に着手し2001年にリリースされました．1年近くの開発期間と相応の人員を要しました．当時はHDL関連の講座が大盛況で，筆者をはじめとする講師要員はセミナー業務に追われていました．何とか同じ品質の講座を「大量生産」できないかと考え構築したのがHDL Endeavorです．
開発費も相応にかかったので当初は高額で販売していました．購入するのは企業や学校など組織が大半で，個人で買うには手を出しにくい額でした．しかし利用者の評判は非常に高く，Verilog HDL版とVHDL版をあわせて約2600セットも販売できました．リリースしてから約10年．パッケージ・ソフトとしては十分な実績を残せたので，コンテンツを再利用してより低価格で提供することにしました．それが本書CQ Endeavorです．
オリジナルのHDL Endeavorは，ASICなどのLSI設計をしている方を対象として構成されていました．そこで本書ではFPGAも含め，より広範囲に適応できるよう手直ししました．たとえば趣味でFPGAを使った回路を設計される方にも最適な内容になっています．
本書は全体が約30個の単元に分かれています．それぞれ10分〜30分で学習できます．さらに学習したことを確認するための演習も用意してあります．単なる○×式の問題ではなく，記述を行って判定する演習や開発ツールを使う演習もあります．
本書は実際のセミナーを模して作られています．教材ソフトをPCで再生し，アニメーションとナレーションによる説明を聞きます．重要だと思う項目にはテキストである本書に自由に書き込むなどして学習効果を上げてください．
ずばり，本書は「セミナー」です．事前申し込みや会場への移動のいらないセミナーです．空いた時間をネットやテレビで過ごすのではなく，自分への投資として本セミナーで技術を習得してみましょう．
開発費も相応にかかったので当初は高額で販売していました．購入するのは企業や学校など組織が大半で，個人で買うには手を出しにくい額でした．しかし利用者の評判は非常に高く，Verilog HDL版とVHDL版をあわせて約2600セットも販売できました．リリースしてから約10年．パッケージ・ソフトとしては十分な実績を残せたので，コンテンツを再利用してより低価格で提供することにしました．それが本書CQ Endeavorです．
オリジナルのHDL Endeavorは，ASICなどのLSI設計をしている方を対象として構成されていました．そこで本書ではFPGAも含め，より広範囲に適応できるよう手直ししました．たとえば趣味でFPGAを使った回路を設計される方にも最適な内容になっています．
本書は全体が約30個の単元に分かれています．それぞれ10分〜30分で学習できます．さらに学習したことを確認するための演習も用意してあります．単なる○×式の問題ではなく，記述を行って判定する演習や開発ツールを使う演習もあります．
本書は実際のセミナーを模して作られています．教材ソフトをPCで再生し，アニメーションとナレーションによる説明を聞きます．重要だと思う項目にはテキストである本書に自由に書き込むなどして学習効果を上げてください．
ずばり，本書は「セミナー」です．事前申し込みや会場への移動のいらないセミナーです．空いた時間をネットやテレビで過ごすのではなく，自分への投資として本セミナーで技術を習得してみましょう．
目次
第1章 学習の進め方
1.1 カリキュラムについて
1.2 第3章からのワークブックの使い方
1.3 効果的な学習方法の提案
1.4 設計環境を整える
1.5 本文や修了判定の記述を試す
Appendix A CQ Endeavor VHDL 起動および操作方法
A.1 起動方法
A.2 コース・マップ
A.3 ボタンの機能とプルダウンメニュー
A.4 「やってみよう」のページ
A.5 修了判定
A.6 シミュレーションと論理合成
A.7 検索ページ
A.8 受講記録について
A.9 ハード・ディスクからの起動方法
第2章 HDLによる回路設計の基礎
2.1 論理回路設計とは
2.2 論理回路に使われる電子部品
2.3 HDLを使うメリット
2.4 HDLを使うデメリット
2.5 HDLによる論理回路設計の手順
2.6 抽象度(レベル)について
column HDLシミュレータはプログラミング言語のコンパイラと何が違うのか
2.7 HDL設計に必要なスキル
2.8 HDL設計を身につけるためには
column 回路記述のお作法
2.9 無償ツールを使ってHDL設計を試そう
第3章 STユニットとEユニットグループ
ここで学ぶこと
ユニットの構成と概要
ST はじめに
E1 簡単な組み合わせ回路の記述
column 論理合成後の回路イメージを身につけよう
E2 簡単な順序回路の記述
E3 回路検証と論理合成の体験
E4 基本文法1
E5 基本文法2
column よくある記述ミス(その1)〜if文やcase文をいきなり書いてはいけない〜
column if文にかっこは不要？
E6 基本記述スタイル
column 信号のアクティブ・レベル
column ツールに合わせるなんて本末転倒？
まとめ
補足
第4章 Cユニットグループ
ここで学ぶこと
ユニットの構成と概要
学習前の補足
C1 ゲート回路とセレクタの記述
C2 デコーダとエンコーダの記述
column よくある記述ミス(その2)〜「センシティビティ・リストには入力を全部書こう」とはいうものの…〜
C3 パッケージとデータタイプ
C4 演算回路の記述
C5 順序回路記述の基礎
C6 カウンタとシフトレジスタの記述
C7 ブロック図から回路記述へ
column よくある記述ミス(その3)〜「elseを忘れないように」とはいうものの…〜
C8 回路記述と動作確認
まとめ
補足
第5章 Tユニットグループ
ここで学ぶこと
ユニットの構成と概要
T1 テストベンチの基礎
T2 テストベンチ向き文法
column 回路検証って，実は大変
T3 テキストI/O
T4 テストベンチの各種テクニック
T5 プロシージャを用いたテストベンチ
T6 回路検証の実際
まとめ
補足
column 論理シミュレーションの限界
第6章 Oユニットグループ
ここで学ぶこと
ユニットの構成と概要
O1 シミュレータと論理合成ツール
column よくある記述ミス(その4)〜論理を整理して考える〜
O2 符号付き回路の記述
column よくある記述ミス(その5)〜0と'0'と"0"の区別がつかない〜
O3 ステートマシンの回路記述
O4 パラメタライズ
O5 ラッチ生成の回避
column 論理合成後の回路を実際にイメージしてみる(その1)
O6 記述スタイル
column 論理合成後の回路を実際にイメージしてみる(その2)
O7 シミュレーションモデル
O8 回路検証時の諸問題
O9 さまざまな記述
column 時代と共に変わる設計手法の良否
まとめ
補足
Appendix B HDLシミュレータ「ModelSim」 操作方法
B.1 起動
B.2 ソースファイルの位置(ディレクトリ)を指定
B.3 workライブラリの作成
B.4 回路記述とテストベンチのコンパイル
B.5 シミュレーションモードへ移行
B.6 波形観測する信号の選択
B.7 シミュレーションの実行
B.8 再シミュレーション
B.9 別回路のシミュレーション
Appendix C Altera社 FPGA開発環境「QuartusII Web Edition」 操作方法
C.1 起動
C.2 プロジェクトの作成
C.3 コンパイル
C.4 結果の確認
Appendix D Xilinx社 FPGA開発環境「ISE WebPACK」 操作方法
D.1 起動
D.2 プロジェクトの作成
D.3 コンパイル
D.4 結果の確認
第1章 学習の進め方
1.1 カリキュラムについて
1.2 第3章からのワークブックの使い方
1.3 効果的な学習方法の提案
1.4 設計環境を整える
1.5 本文や修了判定の記述を試す
Appendix A CQ Endeavor VHDL 起動および操作方法
A.1 起動方法
A.2 コース・マップ
A.3 ボタンの機能とプルダウンメニュー
A.4 「やってみよう」のページ
A.5 修了判定
A.6 シミュレーションと論理合成
A.7 検索ページ
A.8 受講記録について
A.9 ハード・ディスクからの起動方法
第2章 HDLによる回路設計の基礎
2.1 論理回路設計とは
2.2 論理回路に使われる電子部品
2.3 HDLを使うメリット
2.4 HDLを使うデメリット
2.5 HDLによる論理回路設計の手順
2.6 抽象度(レベル)について
column HDLシミュレータはプログラミング言語のコンパイラと何が違うのか
2.7 HDL設計に必要なスキル
2.8 HDL設計を身につけるためには
column 回路記述のお作法
2.9 無償ツールを使ってHDL設計を試そう
第3章 STユニットとEユニットグループ
ここで学ぶこと
ユニットの構成と概要
ST はじめに
E1 簡単な組み合わせ回路の記述
column 論理合成後の回路イメージを身につけよう
E2 簡単な順序回路の記述
E3 回路検証と論理合成の体験
E4 基本文法1
E5 基本文法2
column よくある記述ミス(その1)〜if文やcase文をいきなり書いてはいけない〜
column if文にかっこは不要？
E6 基本記述スタイル
column 信号のアクティブ・レベル
column ツールに合わせるなんて本末転倒？
まとめ
補足
第4章 Cユニットグループ
ここで学ぶこと
ユニットの構成と概要
学習前の補足
C1 ゲート回路とセレクタの記述
C2 デコーダとエンコーダの記述
column よくある記述ミス(その2)〜「センシティビティ・リストには入力を全部書こう」とはいうものの…〜
C3 パッケージとデータタイプ
C4 演算回路の記述
C5 順序回路記述の基礎
C6 カウンタとシフトレジスタの記述
C7 ブロック図から回路記述へ
column よくある記述ミス(その3)〜「elseを忘れないように」とはいうものの…〜
C8 回路記述と動作確認
まとめ
補足
第5章 Tユニットグループ
ここで学ぶこと
ユニットの構成と概要
T1 テストベンチの基礎
T2 テストベンチ向き文法
column 回路検証って，実は大変
T3 テキストI/O
T4 テストベンチの各種テクニック
T5 プロシージャを用いたテストベンチ
T6 回路検証の実際
まとめ
補足
column 論理シミュレーションの限界
第6章 Oユニットグループ
ここで学ぶこと
ユニットの構成と概要
O1 シミュレータと論理合成ツール
column よくある記述ミス(その4)〜論理を整理して考える〜
O2 符号付き回路の記述
column よくある記述ミス(その5)〜0と'0'と"0"の区別がつかない〜
O3 ステートマシンの回路記述
O4 パラメタライズ
O5 ラッチ生成の回避
column 論理合成後の回路を実際にイメージしてみる(その1)
O6 記述スタイル
column 論理合成後の回路を実際にイメージしてみる(その2)
O7 シミュレーションモデル
O8 回路検証時の諸問題
O9 さまざまな記述
column 時代と共に変わる設計手法の良否
まとめ
補足
Appendix B HDLシミュレータ「ModelSim」 操作方法
B.1 起動
B.2 ソースファイルの位置(ディレクトリ)を指定
B.3 workライブラリの作成
B.4 回路記述とテストベンチのコンパイル
B.5 シミュレーションモードへ移行
B.6 波形観測する信号の選択
B.7 シミュレーションの実行
B.8 再シミュレーション
B.9 別回路のシミュレーション
Appendix C Altera社 FPGA開発環境「QuartusII Web Edition」 操作方法
C.1 起動
C.2 プロジェクトの作成
C.3 コンパイル
C.4 結果の確認
Appendix D Xilinx社 FPGA開発環境「ISE WebPACK」 操作方法
D.1 起動
D.2 プロジェクトの作成
D.3 コンパイル
D.4 結果の確認