目次

第1章　なぜハードウェア記述言語なのか
　1.1　設計方式のトレンド
　1.2　HDLによる設計
　1.3　Verilog-HDLによる設計

第2章　Verilog-HDLの概要
　2.1　モジュールの概念
　　2.1.1　モジュールのテスト
　　2.1.2　論理演算モジュールの例
　2.2　データ型
　　2.2.1　物理データ型
　　2.2.2　抽象データ型
　　2.2.3　宣言文
　　2.2.4　式
　　2.2.5　手続き文
　2.3　時間とイベントの概念
　　2.3.1　時間とイベントの制御
　　2.3.2　並列性の概念
　2.4　関数とタスク
　2.5　4ビット加算回路の動作レベル&構造レベル記述
　2.6　まとめ/演習

第3章　パイプライン・プロセッサのモデリング
　3.1　SISCプロセッサ
　3.2　命令セット・モデル
　　3.2.1　宣言文
　　3.2.2　メイン・プロセス
　3.3　システムの初期化
　　3.3.1　関数とタクスについて
　　3.3.2　テスト・プログラム
　　3.3.3　モデルの実行
　3.4　デバッグ
　3.5　パイプライン制御のモデリング
　　3.5.1　パイプラインとは
　　3.5.2　3段パイプラインの実現
　　3.5.3　命令フェッチ・ユニット
　　3.5.4　実行ユニット
　　3.5.5　書き込みユニット
　　3.5.6　フェーズ2での制御
　　3.5.7　インターロックの問題
　　3.5.8　テスト・ベクトルの生成
　3.6　まとめ/演習

第4章　システム・ブロックのモデリング
　4.1　構造モデル
　4.2　データ・パス
　　4.2.1　インクリメンタ
　　4.2.2　加算回路
　　4.2.3　バレル・シフタ
　　4.2.4　乗算回路
　　4.2.5　条件コードの設定
　4.3　メモリ
　　4.3.1　ランダム・アクセス・メモリ
　　4.3.2　連想メモリ
　　4.3.3　レジスタ・ファイル
　4.4　クロック・ジェネレータ
　　4.4.1　単相クロック
　　4.4.2 2相クロック
　　4.4.3 クロック・ドライバ
　4.5　コントロール・ユニット
　4.6　まとめ

第5章　キャッシュ・メモリのモデリング
　5.1　インターフェース
　　5.1.1　ぷろせっさのインターフェース
　　5.1.2　システム・バスのインターフェース
　5.2　キャッシュのアーキテクチャとライトスルー・ポリシ
　5.3　回路の分割
　　5.3.1　トップレベル・モジュール
　　5.3.2　タグRAMモジュール
　　5.3.3　ValidRAMモジュール
　　5.3.4　データRAMモジュール
　　5.3.5　タグ・コンパレータ・モジュール
　　5.3.6　データ・マルチプレクサ・モジュール
　　5.3.7　コントローラ・モジュール
　5.4　テスト
　5.5　性能の改善
　　5.5.1　2ウェイ連想キャッシュ
　　5.5.2　書き込みバッファ
　　5.5.3　ライン・サイズの拡張
　　5.5.4　ライトバック・ポリシ
　5.6　まとめ/演習

第6章　UARTのモデリング
　6.1　UARTの機能説明
　6.2　単一UARTの機能モデル
　　6.2.1　リセット動作
　　6.2.2　クロック・ジェネレータ
　　6.2.3　読み出し動作
　　6.2.4　書き込み動作
　　6.2.5　送信動作
　　6.2.6　受信動作
　6.3　デュアルUARTチップのテスト
　6.4　単一UARTモデルの実現
　6.5　まとめ

第7章　Verilog-HDLを使った論理合成
　7.1　論理合成入門
　　7.1.1　論理合成とは
　　7.1.2　HDL論理合成
　　7.1.3　論理合成の長所
　　7.1.4　実用的考察
　7.2　論理合成による設計手法
　　7.2.1　RTLでのデザイン
　　7.2.2　機能検証
　　7.2.3　ゲート・レベルでの具体化
　　7.2.4　論理検証とタイミング検証
　　7.2.5　レイアウト・レベルでの具体化
　7.3　論理合成に関するVerilogの制約
　　7.3.1　状態変数とイベント・リスト
　　7.3.2　算術演算子および関係演算子
　　7.3.3　フリップフロップ
　　7.3.4　遅延
　　7.3.5　イベント制御
　　7.3.6　不定値とハイ・インピーダンス
　7.4　大規模回路の実現
　　7.4.1　交通信号制御器
　　7.4.2　AMD2910マイクロコントローラ
　7.5　デザインの具体化と管理
　　7.5.1　論理合成用Verilogライブラリ
　　7.5.2　モジュール構成上の考慮
　　7.5.3　デザインの分割
　7.6　モデルのシミュレーションと検証
　7.7　まとめ/演習

第8章　フロッピ・ディスク・サブシステムのモデリング
　8.1　フロッピ・ディスク・サブシステムの機能説明
　8.2　フロッピ・ディスク・サブシステムの動作
　8.3　タイミング・チェッカ
　8.4　フロッピ・ディスク・コントローラ
　　8.4.1　プログラムドI/OとDMAトランザクション
　　8.4.2　コントローラ・コマンドの処理
　8.5　フロッピ・ディスク・ドライブ
　8.6　テスト・モジュール
　8.7　まとめ

第9章　モデリングとデバッグのための実用的手法
　9.1　双方向ポート
　9.2　パイプライン方式でのバス・トランザクション
　9.3　組み合わせ論理ブロックの不定入力
　9.4　テーブル参照によるメモリのモデル化
　9.5　インタリーブ・メモリのローディング
　9.6　セットアップ/ホールド・チェック
　9.7　イベント実行順序とスケジューリングの影響
　9.8　複雑なシステム用のテスト・ベクトル
　9.9　テスト・ベクトルの検証
　9.10 まとめ

Appendix A　要約版Verilog-HDLリファレンス・マニュアル
　A.1　構文規約
　A.2　構文とその意味の定義
　A.3　ユーザ定義のプリミティブUDP
　A.4　シミュレータについて

Appendix B　Verilog-HDLの構文定義

Appendix C　BaseLine PC 入門ガイド
　C.1　Verilog-HDLとBaseLinePC シミュレータの基本
　C.2　シミュレータ・セッション例

Appendix D　BaseLine PC インストール・ガイド
　D.1　システム環境について
　D.2　AUTOEXEC.BATの修正について