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個人レッスン方式でHDL設計完全マスター

HDL独習ソフトで学ぶCQ Endeavor Verilog HDL

小林 優+hdLab開発グループ 著
B5判 288ページ
CD-ROM付き
定価3,960円(税込)
JAN9784789838962

2009年5月1日発行

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■第1章(565K)

■サポートページ&■オンライン・デモ
■HDL EndeavorとCQ Endeavorとの違い

  本書と付属CD-ROMは,筆者らが中心になって開発したHDL(Hardware Description Language)の学習ソフトHDL Endeavorを元にしたCQ版です.HDL EndeavorのVerilog HDL版は1998年末に開発着手し1999年末にリリースされました.1年近くの開発期間と相応の人員を要しました.当時はHDL関連の講座が大盛況で,筆者をはじめとする講師要員はセミナー業務に追われていました.何とか同じ品質の講座を「大量生産」できないかと考え構築したのがHDL Endeavorです.
 開発費も相応にかかったので当初は高額で販売していました.購入するのは企業や学校など組織が大半で,個人で買うには手を出しにくい額でした.しかし利用者の評判は非常に高く,Verilog HDL版とVHDL版をあわせて約2600セットも販売できました.リリースしてから約10年.パッケージ・ソフトとしては十分な実績を残せたので,コンテンツを再利用してより低価格で提供することにしました.それが本書CQ Endeavorです.
 オリジナルのHDL Endeavorは,ASICなどのLSI設計をしている方を対象として構成されていました.そこで本書ではFPGAも含め,より広範囲に適応できるよう手直ししました.たとえば趣味でFPGAを使った回路を設計される方にも最適な内容になっています.
 本書は全体が約30個の単元に分かれています.それぞれ10分〜30分で学習できます.さらに学習したことを確認するための演習も用意してあります.単なる○×式の問題ではなく,記述を行って判定する演習や開発ツールを使う演習もあります.
 本書は実際のセミナーを模して作られています.教材ソフトをPCで再生し,アニメーションとナレーションによる説明を聞きます.重要だと思う項目にはテキストである本書に自由に書き込むなどして学習効果を上げてください.
 ずばり,本書は「セミナー」です.事前申し込みや会場への移動のいらないセミナーです.空いた時間をネットやテレビで過ごすのではなく,自分への投資として本セミナーで技術を習得してみましょう.


目次

第1章 学習の進め方
 カリキュラムについて
 第3章からのワークブックの使い方
 効果的な学習方法の提案
 設計環境を整える
 本文や修了判定の記述を試す

第2章 HDLによる回路設計の基礎
 論理回路設計とは
 論理回路に使われる電子部品
 HDLを使うメリット
 HDLを使うデメリット
 HDLによる論理回路設計の手順
 抽象度(レベル)について
 HDL設計に必要なスキル
 HDL設計を身につけるためには
 無償ツールを使ってHDL設計を試そう

第3章 STユニットとEユニットグループ
 ここで学ぶこと
 ユニットの構成と概要
 ST はじめに
  column 論理合成後の回路イメージを身につけよう
 E1 簡単な組み合わせ回路の記述
  column 信号のアクティブ・レベル
 E2 簡単な順序回路の記述
 E3 シミュレーションと論理合成体験
 E4 基本文法1
 E5 基本文法2
  column よくある記述ミス(その1)〜if文やcase文をいきなり書いてはいけない〜
  column よくある記述ミス(その2)〜&と&&の区別がつかない〜
 E6 基本記述スタイル
  column ツールに合わせるなんて本末転倒?
 まとめ
 補足

第4章 Cユニットグループ
 ここで学ぶこと
 ユニットの構成と概要
 学習前の補足
 C1 ゲート回路とセレクタの記述
 C2 デコーダとエンコーダの記述
 C3 演算回路の記述
 C4 順序回路の基礎
 C5 フリップフロップの記述
  column 非同期リセットはエッジ動作じゃないのに
 C6 カウンタとシフトレジスタの記述
  column よくある記述ミス(その3)〜「イベント式には入力を全部書こう」とはいうものの…〜
 C7 ブロック図から回路記述へ
 C8 回路記述と動作確認
  column よくある記述ミス(その4)〜「elseを忘れないように」とはいうものの…〜
 まとめ
 補足

第5章 Tユニットグループ
 ここで学ぶこと
 ユニットの構成と概要
 T1 テストベンチの基礎
  column 回路検証って,実は大変
 T2 テストベンチ向き文法
 T3 システムタスク
 T4 テストベンチの各種テクニック
 T5 taskを用いたテストベンチ
 T6 回路検証の実際
 まとめ
 補足

第6章 Oユニットグループ
 ここで学ぶこと
 ユニットの構成と概要
 O1 プライオリティエンコーダ
 O2 記述順序による問題
 O3 ステートマシンの回路記述
  column よくある記述ミス(その5)〜シンプル・イズ・ベストとは限らない〜
 O4 パラメタライズ
  column よくある記述ミス(その6)〜else ifしか思いつかない〜
 O5 ラッチ生成の回避
  column 論理合成後の回路を実際にイメージしてみる(その1)
 O6 さまざまな記述
 O7 コンパイラ指示子
  column 論理合成後の回路を実際にイメージしてみる(その2)
 O8 シミュレーションモデル
  column 時代と共に変わる設計手法の良否
 まとめ
 補足

Appendix B HDLシミュレータ「ModelSim」 操作方法
 B.1 起動
 B.2 ソースファイルの位置(ディレクトリ)を指定
 B.3 workライブラリの作成
 B.4 回路記述とテストベンチのコンパイル
 B.5 シミュレーションモードへ移行
 B.6 波形観測する信号の選択
 B.7 シミュレーションの実行
 B.8 再シミュレーション
 B.9 別回路のシミュレーション

Appendix C Altera社 FPGA開発環境「QuartusII Web Edition」 操作方法
 C.1 起動
 C.2 プロジェクトの作成
 C.3 コンパイル
 C.4 結果の確認

Appendix D Xilinx社 FPGA開発環境「ISE WebPACK」 操作方法
 D.1 起動
 D.2 プロジェクトの作成
 D.3 コンパイル
 D.4 結果の確認


動作環境
 OS:Window XP,Windows Vista(ともに各エディションに対応)
 ブラウザ:Internet Explorer 6および7
 プラグイン:Shockwave Player



●本書付属のCD-ROMについてのご注意
本書付属のCD-ROMの貸与または改変,複写複製(コピー)はできません.詳しくはこちらをご覧ください.

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