| 特集 |
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高速ディジタル・システム設計-その問題と対策
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第1章 システムにおける高速とは
設計者のための「高速」の分類・影響・対策
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pp.20-26
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第2章 なぜ電磁界解析が必要か
高速動作PCB開発の盲点
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pp.27-38
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第3章 高速ディジタル回路の高信頼設計
EDAツールの活用とEMC対策
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pp.39-45
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Appendix 伝送線路検証ツールの概要
CR-5000/Pre Transmission
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pp.46-47
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Appendix 伝送線路検証ツールの分類
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pp.48-49
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Appendix 体感的・基板設計環境の変遷
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pp.49-50
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第4章 PCBレイアウト設計とシミュレーション技術
事例研究を中心に
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pp.51-58
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Appendix パッケージから見た高速実装技術
CSPを中心に
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pp.59-64
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| ビギナーズ・スクエア |
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VHDLとVerilog-HDLが混在したデザインを検証する
EDAツール活用チュートリアル(6)
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pp.131-141
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Verilog-HDLによるボード設計の実例
HDL活用ノート
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pp.142-147
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| 連載 |
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腕時計開発のプロが伝授する「超小型端末の作り方」--設計方針検討から標準規格提案まで
次世代携帯機器開発のヒント(2)
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pp.77-89
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ハミング符号の符号化，復号化の検証
数値計算ソフトウェアを用いたアルゴリズム検証（3）
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pp.90-93
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マルチボードの同期制御
PLDを使った設計テクニック(4)
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pp.95-105
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| 一般 |
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フォーマル・ベリフィケーションを用いた回路設計
Formalityを使用して(上)
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pp.65-76
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設計再利用のインフラとなる高位合成手法を提案（前編）
技術者不足の時代を乗り切るための処方せん
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pp.106-112
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Verilog-HDLシミュレータ「VeriLogger Pro」の紹介
DWシリーズ・ユーザのためのサポート情報
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p.148
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SEPICの基本原理
電池1セルで動作させる携帯機器に適した電源回路
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pp.149-153
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| コラム |
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「顔」となる製品をもたないメーカの評価は低い
東芝の株価が日立を上回った日
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p.94
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シミュレーションを始める前に「網羅度」を考えよう
ソフトウェア工学のテクニックがHDL設計を支援
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p.113
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| イベント・レポート |
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システムLSIのテストはBIST，スキャン回路，専用バスの併用へ
ITC'98テクニカル・セッション報告
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pp.114-115
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| CD-ROM収録プログラム・データ |
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ModelSim PE v4.7h（期間限定版）
VHDL/Verilog-HDL/混在HDL対応シミュレータ
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Synplify v5.0.7（期間限定版）
FPGA/PLD用論理合成ツール
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Leonardo Spectrum v1998.2c（期間限定版）
ASIC/FPGA論理合成ツール
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TimingDesigner v4.0（機能限定版）
タイミング設計ツール
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VeriLogger Pro v5.0（規模限定版）
Verilog-HDLシミュレータ
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Electronics Workbench 4.1 Pro/Engineer's Pack（期間限定正規版）
アナログ/ディジタル回路図エディタ/シミュレータ
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WaveFormer Pro 4.5（規模限定版）
Verilog-HDLシミュレータ付き波形エディタ
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PeakSuite 4.2（期間限定版）
VHDLシミュレータ＆FPGA/PLD論理合成ツール
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StateCAD/StateSIM 4.11（期間限定版）
状態遷移図入力HDL生成ツール＆シミュレータ
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半導体データ・ライブラリ
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イベント・フォト・ライブラリ
デザインガイア，World PC Expo'98，エレクトロニクスショー'98，ベンチャーフェア JAPAN'98，International Test Conference 1998，日本電子計測展(JEMIMA T&M)，LCD/PDP International'98，COMDEX/Fall'98，ＭＳＴ'98(マイコンシステム&ツールフェア)
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本誌記事関連データ
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| CD-ROMオリジナル記事 |
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テスト設計環境，システムLSI対応に向けて着々と整備が進む
International Test Conference '98報告（業界動向編）
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